Speicher 3-nm-TCAM-Technologie für Automotive-SoCs

Renesas Electronics hat einen konfigurierbaren TCAM entwickelt, der auf einem 3-nm-FinFET-Prozess basiert. Dieser soll nach Herstelleraussagen eine hohe Speicherdichte, einen niedrigen Stromverbrauch und eine optimierte funktionale Sicherheit bieten, wodurch er in den Fokus der Automobilindustrie rückt.

Mit 5G und Cloud-/Edge-Computing nimmt der Netzwerkverkehr weiter zu, was die Nachfrage nach großen TCAM-Konfigurationen wie 256 Bit x 4.096 Einträgen ankurbelt. Herkömmliche Skalierungen, die ausschließlich auf Hard-Makros basieren, erhöhen aufgrund von mehr Bänken und Repeatern die Peripheriefläche und erschweren das Timing-Closure, während sie gleichzeitig die Suchleistung erhöhen. Automobilanwendungen erfordern darüber hinaus eine höhere Sicherheitsabdeckung, um Standards wie ISO 26262 zu erfüllen. Renesas begegnet diesen Herausforderungen durch:

• Integrierter Hard- und Soft-Makro-Ansatz für flexible Konfiguration

• All-Mismatch-Erkennung und Pipeline-Suche auf Makroebene

• Verbesserte funktionale Sicherheit für Automobilanwendungen

Integrierter Hard- und Soft-Makro-Ansatz für flexible Konfiguration

Die TCAM-Hard-Makros werden von einem Speicher-Compiler mit feiner Granularität unterstützt – Suchschlüsselbreiten von 8 bis 64 Bit und Eintrags-Tiefen von 32 bis 128. Größere Konfigurationen werden durch die Kombination dieser Hard-Makros mit der Tool-gesteuerten automatischen Generierung von Soft-Makros realisiert, um ein konfigurierbares Einzelmakro bereitzustellen, das eine Vielzahl von Anwendungsfällen auf einem Chip abdeckt. Damit wird eine Speicherdichte von 5,27 Mbit/mm² erreicht.

All-Mismatch-Erkennung und Pipeline-Suche auf Makroebene

Jedes Hard-Makro integriert eine All-Mismatch-Erkennungsschaltung und führt eine zweistufige Pipeline-Suche durch. Basierend auf dem Ergebnis der ersten Stufe kann die zweite Stufe fortgesetzt oder angehalten werden, um unnötigen Energieverbrauch zu vermeiden. Bei Konfigurationen mit 64 bis 256 Bit x 512 Einträgen reduziert dieser Ansatz beispielsweise den Energieverbrauch für die Suche um:

• Bis zu 71,1 Prozent mit spaltenweiser Pipeline-Suche (mit Schlüsselpartitionierung, >64-Bit-Schlüssel)

• Bis zu 65,3 Prozent mit zeilenweiser Pipeline-Suche (ohne Schlüsselpartitionierung, ≤64-Bit-Schlüssel)

In einer Konfiguration mit 256 Bit x 512 Einträgen erreicht das Design einen Betrieb mit einer Suchenergie von 0,167 fJ/Bit, und die verteilte Timing-Last ermöglicht einen Such-Takt von 1,7 GHz. Der resultierende TCAM-Leistungswert erreicht 53,8 und übertrifft damit frühere Arbeiten.

Verbesserte funktionale Sicherheit

Weil TCAM-Bitzellen für dieselbe Adresse physisch benachbart sind, kann ein durch Soft-Fehler verursachter Doppelbitfehler nicht durch herkömmliche SECDED-ECC korrigiert werden. Renesas mindert dieses Risiko durch zwei Techniken:

• Geteilte Datenbusse für gerade und ungerade Daten für Benutzerdaten und ECC-Parität, um die physische Trennung zwischen Speicherzellen zu erhöhen und potenzielle Doppelbitfehler in korrigierbare Einzelbitfehler umzuwandeln.

• Spezieller SRAM für ECC-Parität mit einem vom TCAM unabhängigen Adressdecoder, wodurch die Erkennbarkeit verbessert wird, wenn während TCAM-Schreibvorgängen eine falsche Adresse ausgewählt wird.

 (se)

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